Princip činnosti počítače - Historie editací

Studenik v 22. 5. 2010, 18:17

2010-05-22T18:17:11Z

Studenik: /* Reduced instruction set architecture (RISC) */

2010-05-22T16:05:36Z

‎Reduced instruction set architecture (RISC)

Studenik v 21. 5. 2010, 16:33

2010-05-21T16:33:23Z

Studenik v 21. 5. 2010, 16:23

2010-05-21T16:23:25Z

Studenik: Nová stránka: == Otázka č. 7.== Princip činnosti počítače == Proudové zpracování== * Bez proudového zpracování se „N“ operací provádí na „N“ blocích. Po dobu „N-1“ je ...

2010-05-21T16:20:58Z

Nová stránka: == Otázka č. 7.== Princip činnosti počítače == Proudové zpracování== * Bez proudového zpracování se „N“ operací provádí na „N“ blocích. Po dobu „N-1“ je ...

Nová stránka

== Otázka č. 7.==
Princip činnosti počítače

== Proudové zpracování==
* Bez proudového zpracování se „N“ operací provádí na „N“ blocích. Po dobu „N-1“ je každý blok nevyužit a čeká, což je neefektivní
* Proudové zpracování je postupné předávání výsledků zpracování mezi funkčními bloky.
* Je to možnost využívat všechny bloky současně.
* V každém bloku se zpracovává jiný operand.
* Rozdělení realizace instrukce do sekcí. Toto bylo vždy už od prvních počítačů. Dnes je sekcí výrazně více.
* Rezervační tabulka - Prostředek na zobrazení toku informace v systému se zřetězeným zpracováním informace
* Obsazení každé sekce úlohou „U1“ během několika po sobě následujících taktů.

===Takt===
Každá úloha se zpracovává v každé sekci.
* Ideální stav - doba setrvání v jedné sekci musí být ve všech případech stejná -> systém pracuje synchronně.

== Příklad ==
VI - Výběr instrukce
VO - Výběr operandu
DI - Dekódování instrukce
PO - Provedení operace

Každá operace s procesorem obsadí procesor
* Každá operace s pamětí obsadí paměť

Samostatné provedení
{| border=1
! Paměť !! VI !! VO
|-
! Procesor !! DI !! PO
|}

S předvýběrem
{| border=1
! Paměť !! VI1 !! VO1 !! VI2 !! VO2 !! VI3
|-
! Procesor !! DI1 !! PO1 !! DI2 !! PO2
|}

Plné využití procesoru a paměti
{| border=1
!Paměť !! VI1 !! VI2 !! VO1 !! VO2 !! VI3 !! VI4
|-
!Procesor !! DI1 !! DI2 !! PO1 !! PO2 !! DI3
|}

* Dvě sekce, paměť a procesor dává minimální využití proudovému zpracování. Snaha o rozdělení provádění operace na větší počet kroků -> Rozdělit procesor na segmenty.
Poznatky k proudovému zpracování:
* Čím větší počet sekcí, tím větší počet úloh mlže jednotka zpracovávat.
* frekvence s níž se výsledky objevují na výstupu roste s počtem sekcí.
* Na každou sekci musí navazovat registr, výsledek úlohy musí být zaznamenán
* Nutno brát v úvahu zpoždění způsobené přechodem přes registry, ale hlavně s větším počtem registrů roste cena. Je třeba najít kompromis.

== Architektury ==
* Jedna fronta - skalární
* Více jak jedna fronta - super skalární
* Super skalární struktura - Pentium má dvě fronty (u, v).
* Navyšování počtu sekcí v jedné frontě
* Párovací pravidla - Specifikují, které instrukce mohou být párovány. Problém od superskalárních architektur.

===Complex instruction set architecture (CISC)===
* Procesor je řízen instrukcemi různé délky s mnoha parametry.
* Operandy i instrukce jsou uloženy v registrech pamětech (rychlá vyrovnávací) -> Problém - různá doba provádění instrukce v závislosti, kde je uložen operand
* Realizace instrukce probíhá pomocí mikroprogramu, který je uložený v paměti prom.
* Procesor vykonává rozsahem složitější instrukce, implementovány pomocí mikroprogramu
* Postupné uplatnění principl RISC do CISC.
* Výhoda řízení mikroprogramem - Přechod na vyšší verzi - pouhé doplnění instrukcí.
* Je známo, že procesor řízený mikroprogramem je pomalejší než hardwarově implementovaný procesor
* Stav v moderních procesorech - Jednoduché instrukce obvodově, složitější mikroprogramem (cenový kompromis)

===Reduced instruction set architecture (RISC)===
* Redukce počtu instrukcí.
* Instrukce mají pevnou délku a jednotný formát.
* Jednotlivé fáze instrukcí se provádějí pokud možno v jednom strojovém cyklu.
* To, co bylo v CISC složitá instrukce se u RISC provádí jako posloupnost jednoduchých instrukcí.
* implementace instrukcí logickými obvody, například sekvenčním automatem.
* Omezení komunikace s pamětí.
* Zřetězené zpracování bez přístupů do paměti.
* Jednodušší naplnění požadavku, aby instrukce trvaly stejnou dobu.

@@ Řádka 78: / Řádka 78: @@
 * Zřetězené zpracování bez přístupů do paměti.
 * Jednodušší naplnění požadavku, aby instrukce trvaly stejnou dobu.
 * Levná výroba, malé rozměry.
 [[Kategorie:Státnice 2010 (FIT-VUT)]]

← Starší verze		Verze z 21. 5. 2010, 16:33
Řádka 78:		Řádka 78:
	* Zřetězené zpracování bez přístupů do paměti.		* Zřetězené zpracování bez přístupů do paměti.
	* Jednodušší naplnění požadavku, aby instrukce trvaly stejnou dobu.		* Jednodušší naplnění požadavku, aby instrukce trvaly stejnou dobu.
		+
		+	[[Kategorie:Státnice 2010 (FIT-VUT)]]

@@ Řádka 59: / Řádka 59: @@
 * Párovací pravidla - Specifikují, které instrukce mohou být párovány. Problém od superskalárních architektur.
-===Complex instruction set architecture (CISC)===
+===Complex instruction set computing (CISC)===
 * Procesor je řízen instrukcemi různé délky s mnoha parametry.
 * Operandy i instrukce jsou uloženy v registrech pamětech (rychlá vyrovnávací) -> Problém - různá doba provádění instrukce v závislosti, kde je uložen operand
@@ Řádka 69: / Řádka 69: @@
 * Stav v moderních procesorech - Jednoduché instrukce obvodově, složitější mikroprogramem (cenový kompromis)
-===Reduced instruction set architecture (RISC)===
+===Reduced instruction set computing (RISC)===
 * Redukce počtu instrukcí.
 * Instrukce mají pevnou délku a jednotný formát.

@@ Řádka 26: / Řádka 26: @@
 Samostatné provedení
 {| border=1
-! Paměť  !! VI !! VO
+! Paměť  !! VI !!  !! VO !!
 |-
-! Procesor !!  DI !!  PO
+! Procesor !! !!  DI !!  !!  PO
 |}
 S předvýběrem
 {| border=1
-! Paměť  !! VI1   !!  VO1  !! VI2 !!  VO2  !!  VI3
+! Paměť  !! VI1  !!  !!  VO1  !! VI2  !! !!  VO2  !!  VI3  !! ...
 |-
-! Procesor  !!  DI1   !!  PO1  !!  DI2 !!  PO2
+! Procesor  !! !!  DI1  !! !!  PO1  !!  DI2 !! !!  PO2  !! ..
 |}
 Plné využití procesoru a paměti
 {| border=1
-!Paměť !! VI1 !! VI2 !! VO1 !! VO2 !! VI3 !! VI4
+!Paměť !! VI1 !! VI2 !! VO1 !! VO2 !! VI3 !! VI4 !! ..
 |-
-!Procesor !! DI1 !! DI2 !!  PO1 !! PO2 !!  DI3
+!Procesor !! !! DI1 !! DI2 !!  PO1 !! PO2 !!  DI3 !! ..
 |}